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Text File  |  1998-05-27  |  1.9 KB  |  63 lines
  1. Nothing.
  2.  
  3. Count every cycle.
  4.  
  5. Indicates the number of instructions being completed every cycle
  6.  
  7. RTCSELECT bit transition. 0 = 47, 1 = 51, 2 = 55, 3 = 63 (bits from the time base lower register).
  8.  
  9. Number of instructions dispatched
  10.  
  11. Number of cycles the LSU stalls due to busy MMU
  12.  
  13. Number of cycles the LSU stalls due to the load queue full
  14.  
  15. Number of cycles the LSU stalls due to address collision
  16.  
  17. Number of misaligned loads that are cache hits for both the first and second accesses.
  18.  
  19. Number of instructions written into the store queue
  20.  
  21. Number of cycles that completion stalls for a load instruction
  22.  
  23. Number of hits in the BTAC.
  24.  
  25. Number of times the four basic blocks in the completion buffer from which instructions can be retired were used
  26.  
  27. Number of fetch corrections made at decode stage
  28.  
  29. Number of cycles the dispatch unit stalls due to no unit available.
  30.  
  31. Number of cycles the dispatch unit stalls due to unavailability of GPR rename buffer.
  32.  
  33. Number of cycles the dispatch unit stalls due to no CR rename buffer available.
  34.  
  35. Number of cycles the dispatch unit stalls due to CTR/LR interlock.
  36.  
  37. Number of cycles spent doing instruction table search operations
  38.  
  39. Number of cycles spent doing data table search operations
  40.  
  41. Number of cycles SCIU0 was stalled
  42.  
  43. Number of cycles MCIU was stalled
  44.  
  45. Number of bus cycles after an internal bus request without a qualified bus grant
  46.  
  47. Number of data bus transactions completed with one data bus transaction queued behind
  48.  
  49. Number of write data transactions that have been reordered before a previous read data transaction using the /DBWO feature
  50.  
  51. Number of /ARTRYd processor address bus transactions
  52.  
  53. Number of high-priority snoop pushes.
  54.  
  55. Number of cycles for which exactly one castout buffer is occupied
  56.  
  57. Number of cycles for which exactly three castout buffers are occupied
  58.  
  59. Number of read transactions from load misses brought into the cache in an exclusive (E) state
  60.  
  61. Number of undispatched instructions beyond branch
  62.  
  63.